CML驅(qū)動器類似于LVDS驅(qū)動器，以恒定電流模式工作。這也使得CML驅(qū)動器在功耗方面具備一定優(yōu)勢。在恒定電流模式下工作需要較少的輸出引腳，總功耗會降低。與LVDS一樣，CML也需要負載端接、單端阻抗為50 ?的受控阻抗傳輸線路，以及100 ?的差分阻抗。驅(qū)動器本身也可能具有如圖3所示的端接，對因高帶寬信號靈敏度引起的信號反射有所幫助。對采用JESD204標準的轉換器而言，差分和共模電平均存在不同規(guī)格，具體取決于工作速度。工作速度高達6.375 Gbps，差分電平標稱值為800 mV，共模電平約為1.0 V。在高于6.375 Gbps且低于12.5 Gbps的速度下工作時，差分電平額定值為400 mV，共模電平仍約為1.0 V。隨著轉換器速度和分辨率增加，CML輸出需要合適類型的驅(qū)動器提供必要速度，以滿足各種應用中轉換器的技術需求。

數(shù)字時序——需要注意的事項
        每種數(shù)字輸出驅(qū)動器都有時序關系，需要密切監(jiān)控。由于CMOS和LVDS有多種數(shù)據(jù)輸出，因此必須注意信號的路由路徑，以盡量減小偏斜。如果差別過大，可能就無法在接收器上實現(xiàn)合適的時序。此外，時鐘信號也需要通過路由傳輸，并與數(shù)據(jù)輸出保持一致。時鐘輸出和數(shù)據(jù)輸出之間的路由路徑也必須格外注意，以確保偏斜不會太大。
        在采用JESD204接口的CML中，還必須注意數(shù)字輸出之間的路由路徑。需要管理的數(shù)據(jù)輸出大大減少，因此，這一任務比較容易完成，但也不能*忽略。這種情況下，由于時鐘內(nèi)置于數(shù)據(jù)中，因此無需擔心數(shù)據(jù)輸出和時鐘輸出之間的時序偏斜。但是，必須注意，接收器中要有合適的時鐘和數(shù)據(jù)恢復(CDR)電路。
        除了偏斜之外，還必須關注CMOS和LVDS的建立和保持時間。數(shù)據(jù)輸出必須在時鐘邊沿躍遷之前的充足時間內(nèi)驅(qū)動到適當?shù)倪壿嫚顟B(tài)，并且必須在時鐘邊沿躍遷之后以這種邏輯狀態(tài)維持充足時間。這可能會受到數(shù)據(jù)輸出和時鐘輸出之間偏斜的影響，因此，保持良好的時序關系非常重要。由于具有較低信號擺幅和差分信號，LVDS相比CMOS具有一定優(yōu)勢。和CMOS驅(qū)動器一樣切換邏輯狀態(tài)時，LVDS輸出驅(qū)動器無需將這樣的大信號驅(qū)動至各種不同輸出，也不會從電源吸取大量電流。因此，它在切換邏輯狀態(tài)時不太可能會出現(xiàn)問題。如果有許多CMOS驅(qū)動器同時切換，電源電壓可能會下降，將正確的邏輯值驅(qū)動到接收器時會出現(xiàn)問題。LVDS驅(qū)動器會保持在恒定電流水平，這一特別問題就不會發(fā)生。此外，由于采用了差分信號，LVDS驅(qū)動器本身對共模噪聲的耐受能力也較強。CML驅(qū)動器具有和LVDS同樣的優(yōu)勢。這些驅(qū)動器也有恒定水平的電流，但和LVDS不同的是，由于數(shù)據(jù)為串行，所需電流值較小。此外，由于也采用了差分信號，CML驅(qū)動器同樣對共模噪聲具有良好的耐受能力。
        隨著轉換器技術的發(fā)展，速度和分辨率不斷增加，數(shù)字輸出驅(qū)動器也不斷演變發(fā)展，以滿足數(shù)據(jù)傳輸需求。隨著轉換器中的數(shù)字輸出接口轉換為串行數(shù)據(jù)傳輸，CML輸出越來越普及。但是，目前的設計中仍然會用到CMOS和LVDS數(shù)字輸出。每種數(shù)字輸出都有適合的應用。每種輸出都面臨著挑戰(zhàn)，必須考慮到一些設計問題，且各有所長。在采樣速度小于200 Msps的轉換器中，CMOS仍然是一種合適的技術。當采樣速率增加到200 MSPS以上時，與CMOS相比，LVDS在許多應用中更加可行。為了進一步增加效率、降低功耗、減小封裝尺寸，CML驅(qū)動器可與JESD204之類的串行數(shù)據(jù)接口配合使用。